Lecture 39. Biasing Techniques, Intro. to Common Gate Stage

-Input Output Impedance of Degenerated Common Source Stage

 

input impedance를 구해보면

low frequency에서는 MOSFET의 capacitor 특성으로 저항의 값이 높아서 ix=0임으로 Rin은 무한대가 된다. 

 

Output impedance를 구해보려고하는데 이때는 channel length modulation을 고려해주자.

이를 두가지 방법으로 구하려 한다. 

 

1)

우리가 구하려고하는 Rout을 위와 같이 Rout1과 Rout2의 병렬 관계로 이루어져 있다. 이를 통해 Rout1을 우선 구해주면 1+gmro로 증폭된 Rs에 ro를 더해준 값이 나오게 되고 Rout2는 Rd이다. 이를 통해 Rout을 구하면 아래와 같다. 

 

2)

아니면 위의 Rd만 ssm으로 표현해서 생각해 줄 수 있다. 

이때 빨간색으로 칠해둔 부분을 black box로 생각하여 이때의 Drain 저항의 값을 계산하면 앞서 계산한 것과 같이 (1+gmro)Rs+ro이다. 이를 ssm으로 표현하면 아래와 같다. 

위와 같이 저항의 병렬 연결로 나타내지고 이를 계산하면 첫번째와 같은 결과가 나오게 된다. 

 

-Biasing Techniques

지금까지는 아래와 같이 bias를 맞춰주었다. 

하지만 이렇게하면 전원을 두 개나 써야 되는 비효율적인 회로가 된다. 그럼 하나의 전원을 이용하면 어떻게 표현할 수 있을까??? 바로 voltage divider로 표현하면 된다. 

 

Obseravation

1) Input Impedance

 

voltage divider로 bias해준 회로를 ssm으로 나타내면 오른쪽과 같다. 이때 Rin을 구하게 되면 R1||R2임을 알 수 있다. Rin이 volage divider를 이용하기 전에는 무한대였는데 이제는 R1과 R2로 표현되는 작은 값을 갖게 되는데 이는 단점으로 작용될 수 있다. 이를 알아보기 위해 우리가 계속 사용하는 mike의 내부저항을 표현해서 회로에 그려보면 아래와 같다. 

이때 Vout/Vin=Vx/Vin*Vout/Vx를 이용해 구할 수 있다. Vx는 Voltage divider로 구해주면 된다. 참고로 그 후에 Vout/Vx를 구할때는 아래와 같이 생각해서 구하면 된다. 

이를 바탕으로 Vout/Vin을 구하게 되면 아래와 같다. 

즉 voltage divider로 인해 attenuation이 발생하게 되어 gain의 값이 감소하게 된다. gain의 감소를 막기 위해 R1||R2를 Rmike보다 매우 크게하면 된다. 

 

2) Gain을 증가시키기 위해 Rd를 올려보자

 

그럼 Rd를 마구잡이로 키우면 무한대의 크기로 gain을 얻을 수 있을까?? 

 

우선 Drain voltage를 구하게 되면 Vdd-Id*Rd이고 이를 Vds>Vgs-Vth를 만족하는지 확인해 봐야 한다. 이 식을 통해 아래와 같은 결과를 얻을 수 있다. 

즉 Rd의 값이 saturation을 만족시키려면 위와 같이 제한되는 값을 갖음을 알 수 있다. 

 

3) mike가 아닌 antenna를 연결한 경우 (참고로 여기서 antenna는 단순 회로로 거의 short circuit과 같다.)

 

이와 같은 상황이 되면 R1과 R2의 존재가 무의미해 진다. 즉 bias가 안된다. 그럼 이를 해결하기 위해 capacitor를 활용한다. 즉 cap의 DC에서는 open이고 AC에서는 short이라는 특성을 이용하면 bias를 DC로 유지하고 AC인 신호를 받아들이면 된다.

위의 회로와 같이 표현하면되고 이를 통해 bias로 표현이 가능한데 이 capacitor를 coupling capacitor라고 부른다. 

이번에는 MOSFET을 두개로 연결시켜준 회로를 생각해보자. 이때 서로 bias가 다를 수가 있는데 이를 고려하기는 생각보다 어렵다. 그래서 이때도 아래와 같이 capacitor를 사용하면 된다. 

4) Id

 

resistive divider로 biasing을 하는 경우 위와 같은 Id의 값을 얻을 수 있다. 이렇게 되면 Vdd, 공정과정 그리고 온도의 변화에 민감하게 Id의 값이 반응하게 된다. 

 

5) Degeneration 을 이용

 

degeneration에 의해 4번에서 말한 문제 해결은 앞서 말했으므로 스킵 ㅎ

 

6) Self Biased Common Source Stage

 

self biased CS stage는 아래와 같은 회로를 말한다. 

이때 Vth가 감소했다고 가정해보자. Vth의 감소로 인해 Id의 값이 증가할 것이다. 그렇게 되면 Rd에서의 voltage drop이 증가하게 될 것이다. 이때 gate에는 전류가 흐르지 않으므로 같은 전압의 값을 갖게 된다. 그렇게 되면 gate의 전압이 감소하게 되고 Vgs또한 감소하여 Vgs-Vth의 값이 다시 감소하게 되고 이로 인해 Id의 값이 감소하게 될 것이다. 이와 같은 방식으로 계속 bias를 유지하게 되고 이때 bias가 saturation region을 만족하는지 확인해 봐야 한다. 

Vds>Vgs-Vth를 확인해 보면 drain과 gate 전압이 같으므로 언제나 만족하고 있음을 알 수 있다. 

 

EX)

 

위와 같이 MOSFET을 연결해주는 것을 cascade system로 부른다. 이때 bias를 모두 만족한다고 가정하고 gain의 값을 구하면 아래와 같이 Vout/Vin=Vx/Vin*Vout/Vx를 이용하여 구하면 된다. 

-Common Gate Toplogy

common gate라고 하면 ssm으로 표현할 때 gate를 AC GND로 표현해주는 회로를 말한다. 이 회로는 아래와 같다. 

source에 input을 drain에서 output을 측정하는 회로임을 알 수 있다. 여기서 source voltage가 증가하면 Vgs의 값이 감소하게 되고 이로 인해 Id의 값이 감소하게 된다. 즉 Vdd-IdRd의 값이 증가하게 되는 결과로 Vin이 증가하면 Vout이 증가하는 것을 알 수 있다. 이를 통해 Common Gate stage는 common source와 다르게 부호가 같은 gain의 값을 얻을 것임을 유추해 볼 수 있다. 이는 다음 글에 더 다루자.... 피곤스

 

V/R

 

 

윤.